インテル® VTune™ プロファイラー・ユーザーガイド

ページウォーク

メトリックの説明

x86 アーキテクチャーでは、仮想メモリーと物理メモリーのマッピングは、メモリーに保持されるページテーブルによって行われます。このテーブルへの参照を最小限にするため、ページテーブルの最近使用されたマッピング情報は、'トランスレーション・ルックアサイド・バッファー' (TLB) の階層にキャッシュされ、以降の仮想アドレス変換で参照されます。データキャッシュと同様に、要求が満たされないほどパフォーマンスは低下します。このメトリックは、第 2 レベルのデータ TLB (STLB) のヒットと、STLB ミスでのハードウェア・ページ・ウォークの実行を含む、第 1 レベルの TLB のミスに対するパフォーマンス・ペナルティーを予測します。

考えられる問題

ページウォークは、複数のメモリー位置にアクセスして物理アドレスを計算する必要があるため、パフォーマンスが大幅に低下します。このメトリックには、命令 TLB ミスとデータ TLB ミスの両方を処理するサイクルが含まれているため、ITLB オーバーヘッドと DTLB オーバーヘッドを参照して、手順に従ってパフォーマンスを改善してください。また、さらに詳しく調査するため、[ソース/アセンブリー] ビューの PAGE_WALKS.D_SIDE_CYCLES と PAGE_WALKS.I_SIDE_CYCLES イベントを参照します。スキッドを考慮します。

関連情報